Dersin Ayrıntıları
YarıyılKoduAdıT+U+LKrediAKTSSon Güncelleme Tarihi
7EEE 433İleri Mantık Devre Tasarımı Laboratuarı0+3+02417.06.2026
Dersin Detayları
Dersin Dili Türkçe
Dersin Düzeyi Lisans
Bölümü / Programı Elektrik-Elektronik Mühendisliği
Öğrenim Türü Örgün Öğretim
Dersin Türü Seçmeli
Dersin Öğretim Şekli Yüz Yüze
Dersin Amacı Dersin amacı programlanabilir mantık devreleri (PLD) ve alanda programlanabilir mantık devreleri ile gerçeklenebilecek ileri mantık devrelerinin tasarım yöntemlerinin tanıtılmasıdır. Verilog donanım tanımlama dili tanıtılarak ileri mantık devreleri benzetim teknikleri gerçeklenecektir.
Dersin İçeriği Tamamen belirli ardışıl makinelerde durum indirgeme. Senkron ardışıl devrelerde durum kodlama. Asenkron ardışıl devrelerin analizi. Asenkron ardışıl devrelerin tasarımı. Kısmen belirli ardışıl makinelerde durum indirgeme. Durum kodlama yöntemleri. Asenkron ardışıl devrelerde aksama, iterative devreler, ardışıl diziler.
Dersin Yöntem ve Teknikleri
Ön Koşulları Yok
Dersin Koordinatörü Yok
Dersi Verenler Doç.Dr. Övünç POLAT
Dersin Yardımcıları Yok
Dersin Staj Durumu Yok

Ders Kaynakları
Kaynaklar Dervişoğlu, A. (2002). İleri Lojik Devre Tasarımı Ders Notları. Alternatif Yayıncılık.
Floyd, T. L. (2009). Digital Fundamentals. 10/E, Prentice Hall.
Lala, P. K. (2007). Principles of Modern Digital Design. John Wiley&Sons Inc.

Ders Yapısı
Matematik ve Temel Bilimler %20
Mühendislik Bilimleri %30
Mühendislik Tasarımı %30
Fen Bilimleri %20

Planlanan Öğrenme Aktiviteleri ve Metodları
Etkinlikler ayrıntılı olarak "Değerlendirme" ve "İş Yükü Hesaplaması" bölümlerinde verilmiştir.

Değerlendirme Ölçütleri
Yarıyıl Çalışmaları Sayısı Katkı
Ara Sınav-Yıl İçi S. 1 % 30
Ödev / Seminer 1 % 10
Yarıyıl Sonu Sınavı 1 % 60
Toplam :
3
% 100

 
AKTS Hesaplama İçeriği
İş Yükü Sayısı Süre Toplam İş Yükü (Saat)
Sınıf Dışı Ç. Süresi 8 3 24
Ödevler 3 8 24
Sunum/Seminer Hazırlama 3 8 24
Ara Sınavlar 1 3 3
Laboratuvar 14 3 42
Yarıyıl Sonu Sınavı 1 3 3
Toplam İş Yükü   AKTS Kredisi : 4 120

 
Dersin Öğrenme Çıktıları: Bu dersin başarılı bir şekilde tamamlanmasıyla öğrenciler şunları yapabileceklerdir:
Sıra NoAçıklama
1 Senkron ve asenkron mantık devrelerini Verilog donanım tanımlama dili kullarak tasarlayabilme
2 İleri mantık devrelerinin FPGA benzetim yazılımları kullanarak benzetimlerini yapabilme ve sonuçları yorumlayabilme,
3 Karmaşık mantık devrelerini elektonik tasarım araçları kullanarak, PLD ve FPGA cihazlarına gömülebilecek şekilde eniyileyebilme ve tasarımları bu cihazlarda gerçekleyebilme,
4 Bir mantık devresinin doğrulanması için Sayısal Çözümleyici cihazını kullanabilme

 
Ders Konuları
HaftaKonuÖn HazırlıkDökümanlar
1 Giriş, Sayısal devre tasarım yöntemlerinin gözden geçirilmesi, Verilog`a giriş
2 Gerçekleme teknolojileri, Programlanabilir Syayısal kapılar, sayısal funksiyonların eniyi halde gerçeklemeler,
3 Verilog veri tipleri ve operatörleri, modüler ve kapılar, kapı seviyesi modelleme, zaman benzetimleri Lab: CPLD/FPGA Boardlarının tanıtılması
4 Verilog davranış modelleri, sayı gösterimler, arikmetik devreleri, Aritmetik operatörler, Lab: Proje konusunun belirlenmesi
5 Verilog ile kombinasyonel devre tasarımı, Lab: Sayısal Çözümleyiciye giriş
6 Kombinasyonel mantık devre blokları, kodlayıcı/kodaçıcılar, aritmetik karşılaştırıcılar v.b.
7 Gözden Geçirme
8 arasınav
9 Verilog ile Temel Mandallama devreleri, master-slave ve kenar tetiklemeli flip floplar, sayıcılar v.b.
10 Verilog ile Senkron sayısal devreler, tasarım süreci
11 Mealy & Moore makinaları, sonlu durum makinaları, durum indirgeme
12 Simülasyon, testbench yazımı ve mantık devrelerinin doğrulanması
13 Sonlu durum tasarım örnekleri,
14 Mikro işlem tabanlı tasarımlar, doananım ve yazılım IP çekirdekleri

 
Dersin Program Çıktılarına Katkısı
P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 P11
Tüm 5 5
Ö1
Ö2
Ö3
Ö4

  Katkı Düzeyi: 1: Çok Düşük 2: Düşük 3: Orta 4: Yüksek 5: Çok Yüksek